今天的Q2財報會議上，臺積電除公佈當季運營數據之外，還談到工藝進展，確認3nm工藝今年下半年量產，2nm則會在2025年量產。目前HPC高性能計算占臺積電營收的重要部分，對先進工藝要求也是很高的，臺積電的3nm工藝今年下半年量產，明年上半年貢獻營收，不過初期會拉低一些毛利率，大約2-3個點。
臺積電的3nm工藝共有5個衍生版本，包括N3、N3P、N3S、N3X、N3E等等，會陸續在未來兩三年內量產。
再往後就是2nm節點，這是臺積電的有一個重大節點，會采用納米片晶體管（Nanosheet），取代FinFET（鰭式場效應晶體管），也就是進入GAA晶體管時代，不過三星在3nm節點就已經采用這個技術。
N2相較於N3，在相同功耗下，速度快10~15%；相同速度下，功耗降低25~30%，開啟高效能新紀元。
不過密度方面擠牙膏，相比3nm僅提升10%，遠遠達不到摩爾定律密度翻倍的要求，比之前臺積電新工藝至少70%的密度提升也差遠。
根據臺積電的信息，2nm工藝將在2024年試產，2025年量產。
用GAA晶體管，相較於其N3E（3nm的低成本版）工藝，在相同功耗下，臺積電2nm工藝的性能將提升10~15%；而在相同性能下，臺積電2nm工藝的功耗將降低23~30%。不過2nm工藝的晶體管密度僅提升10%，相比之前的工藝提升60-70%大為縮水，更
公佈2nm工藝，並透露一些技術細節，相比3nm工藝，在相同功耗下，2nm速度快10~15%；相同速度下，功耗降低25~30%。不過在晶體管密度上，2nm工藝的提升就不那麼讓人滿意，相比3nm隻提升10%，遠低於以往至少70%的晶體管密度提升，這
臺積電2nm技術和3nm技術相比，功效大幅往前推進，在相同功耗下，速度增快10~15%，而在相同速度下，功耗則能夠降低25~30%。此外，在技術論壇上，魏哲傢還表示，臺積電有能力，但永遠不會自己設計並生產產品，因此廠商可以放
CPU中。臺積電在今年6月份正式公佈2nm工藝，表示在相同功耗下，2nm相比3nm工藝的速度快10~15%；相同速度下，功耗降低25~30%。臺積電CEO魏哲傢當時透露，2nm工藝的進展很順利，不過他們現在的計劃依然是2025年量產。據悉，臺積電
業。臺積電2nm首次采用納米片架構，相較N3E制程，在相同功耗下頻率可提升10%至15%。在相同頻率下，功耗降低25%至30%。
前的FinFET架構，采用新的GAA晶體管架構，大幅改善芯片的功耗表現。與5nm相比，新開發的3nm GAE工藝能夠降低45%的功耗，減少16%的面積，並同時提升23%的性能。第二代的3nm GAP工藝可以降低50%的功耗，提升30%的性能，同時面積減少3
相同Vdd（工作電壓）下，速度增快8-10%，在相同速度下，功耗降低15-20%，芯片密度提升高達1.10倍，以支持數據中心產品。臺積電創新的NanoFlex技術支持納米片晶體管臺積電即將推出的N2技術將搭配TSMC NanoFlex技術，展現臺積電在設
其第一代的3nm GAA工藝的芯片與傳統的5nm工藝芯片相比，功耗降低瞭45%，性能提高瞭23%，面積可減少16%。不過，以上公佈的數據與三星之前透露的數據（性能將提升30%，能耗降可低50%，邏輯面積效率提升超過45%）有一定程度的縮
公佈2nm工藝，並透露一些技術細節，相比3nm工藝，在相同功耗下，2nm速度快10~15%；相同速度下，功耗降低25~30%。不過在晶體管密度上，2nm工藝的提升就不那麼讓人滿意，相比3nm隻提升10%，遠低於以往至少70%的晶體管密度提升——
舉行產能擴產儀式。據臺積電官方介紹，臺積電3nm工藝是功耗、性能、面積（PPA）和晶體管技術方面最先進的半導體技術，也是5nm一代的全節點進步。
都呈現瞭指數級的增長，而使用晶體管進行計算的成本和功耗也呈現瞭指數級的下降。可以說，“摩爾定律”是驅動芯片半導體產業，甚至整個社會在這半個世紀裡飛速前進的根本動力。但隨著芯片制程進入到5nm、3nm，很多工藝
能工藝，三星提到該工藝相比SF4（4nm LPP）工藝，在相同功耗及晶體管密度下速度提升22%，或者功耗降低34%，面積縮小21%。這個提升幅度很大，但是三星對比的是二代3nm與4nm，沒有直接提及兩代3nm工藝之間的變化。根據三星公佈
的A17仿生芯片，這是蘋果首款3nm制程工藝的芯片。據解，臺積電在進行3nm制程工藝代工的同時，也會重點推進他們更先進的2nm制程工藝的研發及量產。目前，臺積電的2nm工藝技術研發已經基本完成，將首次上馬GAA全環繞柵極技術
目前全球能做到2nm工藝的公司沒有幾傢，主要是臺積電、Intel及三星，日本公司在設備及材料上競爭力有優勢，但先進工藝是其弱點，現在日本要聯合美國研發2nm工藝，不依賴臺積電，最快2025年量產。日本與美國合作2nm工藝的消