功耗降低30% 臺積電稱2nm工藝客戶熱情高漲：2025年量產

三星在3nm節點就已經采用這個技術。N2相較於N3，在相同功耗下，速度快10~15%；相同速度下，功耗降低25~30%，開啟高效能新紀元。不過密度方面擠牙膏，相比3nm僅提升10%，遠遠達不到摩爾定律密度翻倍的要求，比之前臺積電新工

公佈2nm工藝，並透露一些技術細節，相比3nm工藝，在相同功耗下，2nm速度快10~15%；相同速度下，功耗降低25~30%。不過在晶體管密度上，2nm工藝的提升就不那麼讓人滿意，相比3nm隻提升10%，遠低於以往至少70%的晶體管密度提升，這

臺積電2nm技術和3nm技術相比，功效大幅往前推進，在相同功耗下，速度增快10~15%，而在相同速度下，功耗則能夠降低25~30%。此外，在技術論壇上，魏哲傢還表示，臺積電有能力，但永遠不會自己設計並生產產品，因此廠商可以放

CPU中。臺積電在今年6月份正式公佈2nm工藝，表示在相同功耗下，2nm相比3nm工藝的速度快10~15%；相同速度下，功耗降低25~30%。臺積電CEO魏哲傢當時透露，2nm工藝的進展很順利，不過他們現在的計劃依然是2025年量產。據悉，臺積電

目前全球能做到2nm工藝的公司沒有幾傢，主要是臺積電、Intel及三星，日本公司在設備及材料上競爭力有優勢，但先進工藝是其弱點，現在日本要聯合美國研發2nm工藝，不依賴臺積電，最快2025年量產。日本與美國合作2nm工藝的消

業。臺積電2nm首次采用納米片架構，相較N3E制程，在相同功耗下頻率可提升10%至15%。在相同頻率下，功耗降低25%至30%。

相同Vdd（工作電壓）下，速度增快8-10%，在相同速度下，功耗降低15-20%，芯片密度提升高達1.10倍，以支持數據中心產品。臺積電創新的NanoFlex技術支持納米片晶體管臺積電即將推出的N2技術將搭配TSMC NanoFlex技術，展現臺積電在設

前的FinFET架構，采用新的GAA晶體管架構，大幅改善芯片的功耗表現。與5nm相比，新開發的3nm GAE工藝能夠降低45%的功耗，減少16%的面積，並同時提升23%的性能。第二代的3nm GAP工藝可以降低50%的功耗，提升30%的性能，同時面積減少3

其第一代的3nm GAA工藝的芯片與傳統的5nm工藝芯片相比，功耗降低瞭45%，性能提高瞭23%，面積可減少16%。不過，以上公佈的數據與三星之前透露的數據（性能將提升30%，能耗降可低50%，邏輯面積效率提升超過45%）有一定程度的縮

公佈2nm工藝，並透露一些技術細節，相比3nm工藝，在相同功耗下，2nm速度快10~15%；相同速度下，功耗降低25~30%。不過在晶體管密度上，2nm工藝的提升就不那麼讓人滿意，相比3nm隻提升10%，遠低於以往至少70%的晶體管密度提升——

轉向 3nm 工藝使工程師能夠降低芯片和計算系統的成本和功耗，同時保持信號完整性和性能。3nm，臺積電的新裡程碑據臺積電介紹，公司的3奈米（N3）制程技術將是5奈米（N5）制程技術之後的另一個全世代制程，在N3制程技術推

的A17仿生芯片，這是蘋果首款3nm制程工藝的芯片。據解，臺積電在進行3nm制程工藝代工的同時，也會重點推進他們更先進的2nm制程工藝的研發及量產。目前，臺積電的2nm工藝技術研發已經基本完成，將首次上馬GAA全環繞柵極技術

臺積電一貫不評論單一客戶訊息，但業界普遍認為，臺積電3納米客戶群持續擴大，再現排隊潮，持續反映技術領先者的紅利，生產經濟規模的優勢將反映在2024年至2025年業績上。外傳臺積電3納米首發客戶蘋果包下首批產能至少

舉行產能擴產儀式。據臺積電官方介紹，臺積電3nm工藝是功耗、性能、面積（PPA）和晶體管技術方面最先進的半導體技術，也是5nm一代的全節點進步。