雖然誰都不願意承認摩爾定律已死，但是制程工藝的提升越來越難，臺積電就在3nm上遇到極大的麻煩。
臺積電曾經宣稱，3nm N3工藝相比於5nm N5可將集成密度增加60-70％之多。
但是，臺積電的最新一份論文中承認，N3工藝的SRAM單元的面積為0.0199平方微米，相比於N5工藝的0.021平方微米隻縮小區區5％！
更糟糕的是，所謂的第二代3nm工藝N3E，SRAM單元面積為0.021平方微米，也就是和N5工藝毫無差別！
這種情況下的晶體管密度，隻有每平方毫米約3180萬個。
與此同時，Intel 7工藝(原10nm ESF)的SRAM單元面積為0.0312平方微米，Intel 4工藝(原7nm)則縮小到0.024平方微米，改進幅度為23％，已經和臺積電3nm工藝相差無幾。
照這麼看，Intel的工藝改名也是有幾分道理的。
另外，有數據表明，到2nm及之後的工藝，晶體管密度將達到每平方毫米6000萬個左右，但需要所謂的叉片”(forksheet)晶體管，而且還要等好幾年。
SRAM在現代芯片中一般用作緩存，比如銳龍9 7950X裡的81MB緩存，比如NVIDIA AD102核心裡的123MB緩存，它們往往需要先進的工藝支持，否則面積和成本會非常誇張。
事實上，考驗新工藝的第一步，普遍就是看SRAM的尺寸和密度有沒有明顯改進。
看起來，芯片廠商們越來越多使用chiplet小芯片和各種復雜封裝技術的路子是對的，單純依靠制程工藝越來越行不通。