功耗降低50% 三星第二代3nm已有手機芯片廠商中意

“與5納米（nm）工藝相比，第一代3納米（nm）工藝可以使功耗降低45%，性能提升23%，芯片面積減少16%”。芯片面積隻減少16%顯然不是一個晶體管密度翻倍的數據。這樣“有提升就可以按下一代工藝命名”的方式使得不同廠商之間

。根據三星的信息，目前量產的是3nmGAE工藝，夠降低45%的功耗，減少16%的面積，並同時提升23%的性能。第二代的3nm GAP工藝可以降低50%的功耗，提升30%的性能，同時面積減少35%，效果更好，預計2024年才能量產。此前消息，除三星

應求。據悉，三星目前量產的是3nm GAE工藝，夠降低45%的功耗，減少16%的面積，並同時提升23%的性能。第二代的3nm GAP工藝可以降低50%的功耗，提升30%的性能，同時面積減少35%，效果更好，不過要到2024年才能量產，還有2年時間。

轉向 3nm 工藝使工程師能夠降低芯片和計算系統的成本和功耗，同時保持信號完整性和性能。3nm，臺積電的新裡程碑據臺積電介紹，公司的3奈米（N3）制程技術將是5奈米（N5）制程技術之後的另一個全世代制程，在N3制程技術推

公司 5nm 工藝相比，第二代 3nm GAA 仍有望降低多達 50% 的功耗、提升 30% 性能、以及減少 35% 的芯片面積占用。受此利好影響，高通或與三星重新就 3nm GAA 芯片代工業務建立合作夥伴關系 —— 但前提是臺積電這邊的 3nm 工藝遇到良

造工藝相比，3nm GAA技術的邏輯面積效率提高瞭45%以上，功耗降低瞭50%，性能提高瞭約35%，紙面參數上來說卻是要優於臺積電3nm FinFET工藝。

官方數據，與5nm相比，新開發的3nm GAE工藝能夠降低45%的功耗，減少16%的面積，並同時提升23%的性能。第二代的3nm GAP工藝可以降低50%的功耗，提升30%的性能，同時面積減少35%，效果更好。三星搶先量產3nm工藝，奪得頭彩，然而這

相比於5nm工藝，3nm工藝的邏輯密度將增加60%，相同速度下功耗降低30-35%，這是世界上最先進的技術。其他廠商要等第二代3nm，也就是N3E工藝，對比N5同等性能和密度下功耗降低34％、同等功耗和密度下性能提升18％，或者可以將晶

包括數據中心產品。與它的前身 SF4 相比，SF3 承諾在相同功耗和晶體管數量下性能提升 22%，或在相同頻率和復雜度下功耗降低 34%，邏輯面積減少 21%。總體而言，三星對這項技術寄予厚望，因為這一代 3nm 級技術有望與臺積電的

前的FinFET架構，采用新的GAA晶體管架構，大幅改善芯片的功耗表現。與5nm相比，新開發的3nm GAE工藝能夠降低45%的功耗，減少16%的面積，並同時提升23%的性能。第二代的3nm GAP工藝可以降低50%的功耗，提升30%的性能，同時面積減少3

相比，優化後的3nm工藝可在收縮16%面積的同時，降低45%的功耗並提升23%的性能。（來自：Samsung Newsroom）據悉，為突破鰭式場效應晶體管（FinFET）的性能限制，三星選擇瞭多橋通道 FET（簡稱 MBCEFT）技術來制造首批 GAA 晶體管芯片

3nm 工藝上對芯片進行測試，這使得新的 SoC 可以在相同功耗水平下以更高的時鐘速度運行。如果我們聽說 Exynos 2500 采用三星先進的"扇出晶圓級封裝"（FOWLP）技術就不會感到驚訝，因為 Exynos 2400 也采用同樣的技術。FOWLP

，三星3nm GAA技術的邏輯面積效率提高45%、性能提升35%、功耗降低50%。如果從紙面參數上看，三星3nm確實要強於臺積電的3nm，但實際表現如何暫時還未知，希望2015年的情況不會再重演。（圖源：wccftech）經歷前幾年的連續失利，

用理論上更先進的GAA環繞柵極晶體管技術，號稱降低45%的功耗，減少16%的面積，同時提升23%的性能。多個消息源稱，臺積電已經確定會在9月份量產3nm，第一傢客戶是蘋果，預計對應M2 Pro處理器。雖然臺積電的3nm延續FinFET（鰭式